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异步清零，是指与时钟不同步，即清零信号有效时，无视触发脉冲，立即清零；同步清零是时钟触发条件满足时检测清零信号是否有效，有效则在下一个时间周期的触发条件下，执行清零。
例如74LS161采用异步清零，而74LS162，74LS163采用的是同步清零。在同步清零的计数器电路中，RD‘出现低电平后要等下一个CLK信号到达时才能将触发器清零。而在异步清零的计数器电路中，只要RD’出现低电平，触发器立即被置零，不受CLK的控制。
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在芯片初始化完成后，触发器内部各模块是处于复位状态，因此需要依次清零释放，其中就通过FIFO的异步清零与同步清零两种清零方式进行释放。在IC设计中，是不允许FIFO溢出的，但是一旦有溢出必须有中断上报机制。
在一些FIFO设计中，读端口非空即读，且读时钟频率大于写时钟，此种情况下，在正常工作状态，FIFO不会溢出，因此此类FIFO没有反压流控和溢出中断上报机制。
若先清零释放写端口，则数据会不断写入到FIFO中，而此时读端口没有清零，这段时间内可能会发生FIFO溢出并且没有任何信息上报，因此不合理。
同步时序逻辑电路和异步时序逻辑电路有何不同?
答案是C。两者主要在是否受CP控制、是否有时钟以及是否是用同一个时钟脉冲信号等三方面存在区别。
一、是否受CP控制
同步触发器：同步触发器受CP控制。
异步触发器：异步触发器不受CP控制。
二、是否有时钟
同步触发器：同步触发器有时钟。
异步触发器：异步触发器没有时钟。
三、是否是用同一个时钟脉冲信号
同步触发器：多个触发器用同一个时钟脉冲信号。
异步触发器：多个触发器用不同的时钟脉冲信号。
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与常规RS触发器相比，同步RS触发器多出一个端子，称为时钟信号输入端支结构可以使同步RS触发器根据时钟脉冲时序改变输出状态。
当输入端(S、R)状态发生变化.同时只有时钟信号输入端有方波信号时，同步RS触发器状态才会发生改变。即在时钟脉冲下降沿时，触发器才会按照输入状态改变输出状态,反之亦然。?
异步触发器是最常用的一种触发器。
UpdatePanel的每个子控件默认都是一个异步触发器。这说明，与这些控件交互所导致的回送会替换为异步回送，将要求UpdatePanel渲染其内容。
AsyncPostBackTrigger有两个属性。第一个属性是ControlID，这是产生事件的控件的ID。第二个属性EventName可选，可以想见，这是导致异步回送的控件事件的事件名称。
如果EventName未初始化，默认为控件最常见的事件（例如，对于按钮控件则是click事件）。
百度百科-同步RS触发器
百度百科-异步触发器
一、核心逻辑不同
1、异步电路电路的核心逻辑是组合电路，比如异步的FIFO/RAM读写信号、地址译码信号等电路。
2、电路的核心逻辑是由各种各样的触发器实现的，所以比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态。
二、电路的输出不同
1、异步电路的输出不依赖于某一个时钟，也就说不是由时钟信号驱动触发器产生的。
2、同步整个电路是由时钟沿驱动的。
三、特点不同
1、异步电路非常容易产生毛刺，且易受环境的影响，不利于器件的移植。
2、同步电路以触发器为主体的同步时序电路可以很好的避免毛刺的影响，使设计更可靠；同步时序电路利于器件移植，因为环境以及器件工艺对同步电路的影响几乎可以不考虑；同步电路可以容易的组织流水线，提高芯片的运行速率。
百度百科-同步时序逻辑电路
百度百科-异步时序逻辑
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我是道康号的签约作者“梦香”
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